System Verilog Assertions and Functional Coverage: Guía de Lenguaje, Metodología y Aplicaciones

Opiniones de los lectores

El libro está muy bien considerado como un recurso esencial para aprender y refrescar conocimientos sobre SystemVerilog Assertions (SVA), ya que ofrece explicaciones claras, ejemplos prácticos y diagramas útiles. Sin embargo, algunos lectores han observado imprecisiones en ciertas secciones y han criticado el elevado precio del libro y la calidad de la encuadernación.

⬤ Explicaciones fáciles de entender
⬤ ejemplos completos
⬤ aplicaciones prácticas
⬤ referencia eficaz para las tareas diarias de verificación
⬤ bueno para refrescar los conceptos básicos rápidamente.

⬤ Contiene alguna información inexacta
⬤ precio elevado
⬤ posibles problemas de encuadernación con tapa dura.

(basado en 6 opiniones de lectores)

Título original:

System Verilog Assertions and Functional Coverage: Guide to Language, Methodology and Applications

Contenido del libro:

Este libro proporciona una guía práctica y orientada a la aplicación del lenguaje y la metodología de SystemVerilog Assertions y Functional Coverage. Los lectores se beneficiarán del enfoque paso a paso para aprender los matices del lenguaje y la metodología tanto de las Aserciones SystemVerilog como de la Cobertura Funcional, lo que les permitirá descubrir errores ocultos y difíciles de encontrar, apuntar directamente a la fuente del error, proporcionar una forma limpia y fácil de modelar complejas comprobaciones de temporización y responder objetivamente a la pregunta "¿lo hemos verificado todo funcionalmente?". Escrito por un usuario final profesional del diseño y la verificación de ASIC/SoC/CPU y FPGA, este libro explica cada concepto con ejemplos fáciles de entender, registros de simulación y aplicaciones derivadas de proyectos reales. Los lectores estarán capacitados para abordar el modelado de comprobadores complejos para la verificación funcional y modelos de cobertura exhaustivos para la cobertura funcional, reduciendo así drásticamente su tiempo de diseño, depuración y cobertura.

Esta tercera edición actualizada aborda el último conjunto funcional publicado en IEEE-1800 (2012) LRM, incluyendo numerosos operadores y características adicionales. Además, se han mejorado muchas de las explicaciones de las aserciones/operadores concurrentes, con la adición de más ejemplos y figuras.

- Cubre en su totalidad la última sintaxis y semántica de IEEE-1800 2012 LRM;

- Cubre los lenguajes y metodologías de SystemVerilog Assertions y SystemVerilog Functional Coverage;

- Proporciona aplicaciones prácticas del qué, cómo y por qué de las metodologías de Verificación Basada en Aserciones y Cobertura Funcional;

- Explica cada concepto paso a paso y lo aplica a un ejemplo práctico de la vida real;

- Incluye 6 LABs prácticos que permiten a los lectores poner en práctica los conceptos explicados en el libro.