Análisis y diseño de circuitos de reloj CMOS con bajo ruido de fase

Título original:

Analysis and Design of CMOS Clocking Circuits for Low Phase Noise

Contenido del libro:

A medida que la electrónica se hace más rápida, más pequeña y más eficiente, el desarrollo y la investigación en torno a las señales y circuitos de reloj se han acelerado para seguir el ritmo. Este libro tiende un puente entre la teoría clásica de los circuitos de reloj y los recientes avances tecnológicos, lo que lo convierte en una guía útil para los recién llegados a este campo y ofrece a los investigadores ya establecidos la oportunidad de ampliar y actualizar sus conocimientos sobre las tendencias actuales.

El libro comienza introduciendo la teoría de la transformada de Fourier y la densidad espectral de potencia, y se basa en esta base en el capítulo 2 para definir el ruido de fase y el jitter. El capítulo 3 analiza la teoría y la implementación primaria de los osciladores CMOS, incluidos los osciladores LC y los osciladores en anillo, y el capítulo 4 introduce técnicas para analizar su ruido de fase y jitter. Los capítulos 5-7 tratan de los circuitos de reloj convencionales.

Bucle de fase bloqueada (PLL) y bucle de retardo bloqueado (DLL), que suprimen el ruido de fase de los osciladores CMOS. Se describen los bloques de construcción de los PLL/DLL convencionales y se explora en profundidad la dinámica del bucle de realimentación negativa PLL/DLL, con ejemplos prácticos de diseño. Los capítulos 8-11 abordan las técnicas de circuito más avanzadas para la supresión del ruido de fase, presentando los principios y aspectos prácticos de la implementación en circuito de las técnicas de detección de fase de submuestreo, PLL/DLL totalmente digital, oscilador bloqueado por inyección y DLL multiplicador de reloj. En el Apéndice se incluye un amplio estudio y debate sobre los circuitos de sincronización más avanzados y los puntos de referencia.